如果只看半导体设备的名字，前道制造很容易被理解成一条固定流水线：
沉积 → 光刻 → 刻蚀 → 离子注入 → CMP → 检测……
但这其实并不准确。
现代芯片不是依次经过几台设备就“做完”了，而是在一片硅片上不断增加材料、定义图形、去除材料、改变材料性质，再反复测量和修正，最终把极其复杂的三维结构一层层构建出来。
ASML 对芯片制造的概括很直观：一颗芯片需要在晶圆上重复形成大量图形层；沉积、光刻、刻蚀、离子注入以及检测计量会在不同阶段反复出现。
所以，想真正理解“半导体前道包括什么”，最好先不要背工艺名称，而是先看前道最终要完成哪几件事。
图01：芯片由大量逐层构建的三维结构组成（来源：ASML）
一、前道不是一道工序，而是一整套晶圆制造过程
产业里通常所说的“半导体前道”，主要指 Wafer Fabrication，也就是晶圆制造。
从一片裸硅片开始，经过大量工艺后，晶圆上会形成成百上千颗完整的 Die。每颗 Die 内部，又包含数量庞大的晶体管以及位于晶体管上方的多层互连结构。
如果从先进逻辑芯片的纵向结构来理解，晶圆制造通常可以分成三个部分：
FEOL → MOL → BEOL
imec 对这三部分的定义非常清楚。
**FEOL（Front End of Line）**主要完成有源器件，也就是晶体管本身。
**MOL（Middle of Line）**位于晶体管和上层金属互连之间，通过接触结构把晶体管的 source、drain 和 gate 引出来。
**BEOL（Back End of Line）**则形成位于芯片上部的多层互连网络，用于传递信号、时钟、电源和地，并把不同晶体管连接起来。
图02：imec CMOS 技术路线图，用于建立 FEOL/MOL/BEOL 的整体认识（来源：imec）
这里有一个容易混淆的地方：
BEOL 虽然名字里有 Back End，但它仍然是晶圆制造内部的后半段，并不等同于产业里通常所说的“后道封装测试”。
如果一定要用一句话概括：
FEOL 做晶体管，MOL 做接触，BEOL 做互连。
但真正把这些结构制造出来，依靠的并不是三套完全独立的设备，而是一组会被反复调用的基础工艺。
二、先别背工艺顺序：前道更像一套反复使用的“工具箱”
前道最常见的工艺，可以先理解为几种基本动作。
沉积：往晶圆上“增加材料”
芯片里既有半导体材料，也有绝缘体、导体、阻挡层和各种功能薄膜。
因此，制造过程中首先经常要解决的问题是：
怎样在指定位置得到一层厚度、成分和均匀性都受控的材料？
常见的沉积方式包括 PVD、CVD、ALD 和外延。
其中，PVD 常用于金属等薄膜；CVD 利用化学反应在晶圆表面形成材料；ALD 则依靠自限制表面反应逐层沉积，特别适合需要极高厚度控制和复杂三维结构覆盖的场景。
光刻：决定“哪里需要加工”
光刻真正做的事情，不是直接把硅刻掉，而是把掩模上的图形转移到光刻胶上。
之后，光刻胶图形再作为后续刻蚀、离子注入等步骤的“加工模板”。
图03：光刻与图形转移的典型过程示意（来源：NIST）
所以可以把光刻理解成：
先告诉后面的工艺：这一层，哪些地方动，哪些地方不要动。
光刻机本身也是极为复杂的精密系统。照明、投影光学、掩模台、晶圆台、对准与焦距控制等模块共同决定图形能否准确投影到晶圆上。
图04：光刻设备主要功能模块示意（来源：NIST）
刻蚀：把指定区域的材料去掉
光刻定义了加工区域之后，很多结构还需要通过刻蚀真正进入材料层。
湿法刻蚀利用化学溶液，干法刻蚀则通常通过等离子体和反应性气体去除材料。
在先进器件里，刻蚀的难点已经不只是“能不能刻掉”，而是能不能同时控制：
- • 横向尺寸
- • 深度
- • 侧壁形貌
- • 选择比
- • 对底层材料的损伤
离子注入和退火：改变材料的电学性质
硅本身并不能直接满足晶体管的电学要求。
离子注入通过把特定元素注入硅中，改变局部掺杂类型和浓度。
随后往往还需要热处理。退火既用于激活掺杂，也可修复注入造成的部分晶格损伤。
CMP：重新把表面做平
芯片是一层层往上制造的。
如果每做完一层都留下越来越大的高低起伏，那么后续光刻、薄膜沉积和图形控制都会越来越困难。
CMP，也就是化学机械平坦化，就是在多个关键阶段去除多余材料并恢复平坦表面，为下一层继续制造创造条件。
清洗：几乎无处不在
颗粒、金属污染、残胶以及刻蚀副产物，都可能在下一道工序里变成真正的缺陷。
所以清洗并不是某个阶段才做一次，而是穿插在整个前道工艺中。
因此，真正准确的认识应该是：
沉积、光刻、刻蚀、注入、退火、CMP、清洗是一套加工工具。不同结构会用不同组合，而且会重复很多次。
并不存在一条适用于所有芯片的固定“七步制造流程”。
三、FEOL：先在硅片上真正做出晶体管
有了这套工具箱，再看 FEOL 就容易理解很多。
FEOL 的核心目标，是形成真正具有开关功能的晶体管。
一个逻辑晶体管至少要解决几个问题：
- • 器件之间如何隔离；
- • 沟道在哪里；
- • 栅极怎样控制沟道；
- • source 和 drain 怎样形成；
- • 各种关键材料怎样被精确放到需要的位置。
所以 FEOL 中会反复调用外延、沉积、光刻、刻蚀、离子注入、退火、清洗以及局部平坦化等工艺。
真正困难的是，先进晶体管早已不再只是简单的二维平面结构。
行业从 planar MOSFET 进入 FinFET 后，沟道被做成类似“鳍片”的三维结构，栅极从三个方向包围沟道。
继续缩小后，又进一步发展到 GAA nanosheet：沟道变成水平堆叠的纳米片，栅极从四周包围沟道。
imec 的路线图还进一步展示了 forksheet、CFET 等后续方向。
图05：从 FinFET 到 nanosheet、forksheet 的器件架构演进（来源：imec）
器件从二维走向三维之后，很多原本已经非常成熟的工艺也被重新推向极限。
沉积不仅要控制膜厚，还要在复杂三维结构上保持一致覆盖；刻蚀要同时控制深度和侧壁；外延需要极高的界面质量；新一层图形还必须和已经存在的结构精确对准。
所以先进节点的 FEOL 难度，并不只是“线宽更小”，而是材料、图形化、刻蚀、热处理和过程控制的工艺窗口同时缩小。
四、MOL：晶体管做好了，怎么把它接出来？
晶体管做好后，还有一个非常现实的问题：
它怎样接到上面的金属布线？
晶体管的 source、drain 和 gate 都位于器件层附近，而真正承担芯片大规模布线的是更上方的 BEOL。
两者之间需要一个连接区域，这就是 MOL。
imec 将 MOL 描述为连接 FEOL 与 BEOL 的部分，其中的微小金属结构负责接触晶体管的 source、drain 和 gate，再连接到后面的局部互连层。
图06：MOL stack 与自对准栅接触示意（来源：imec）
从制造角度看，MOL 同样会用到：
介质层形成 → 接触孔图形化 → 刻蚀 → 金属沉积/填充 → CMP
等工艺。
需要注意的是，不同技术路线对 MOL 和最底层局部互连的具体边界并不完全一致。
所以对科普文章来说，不必死记“某一层金属一定属于 MOL 还是 BEOL”。
抓住功能更重要：
MOL 就是把已经做好的晶体管可靠地接到后面的互连网络。
而且随着晶体管继续缩小，接触面积变小，contact resistance 和 routing congestion 都开始变成越来越严重的问题。
MOL 也因此从过去相对不起眼的“接触区域”，变成先进逻辑制造里越来越重要的一环。
五、BEOL：把海量晶体管真正连接成电路
晶体管做出来、接触也做出来之后，一颗芯片依然没有完成。
因为 CPU、GPU 或存储器真正发挥功能，靠的不是一只晶体管，而是数量庞大的晶体管按照设计关系连接起来。
BEOL 就是在晶体管上方建立这套互连网络。
典型结构包括：
- • Metal line
- • Via
- • Interlayer dielectric
- • Barrier / liner
- • 多层局部与全局互连
不同金属层之间通过 Via 纵向连接，水平方向的金属线则承担信号、电源和时钟传输。
以经典的铜双镶嵌工艺为例，一个互连模块可能经历：
低 k 介质沉积 → 光刻 → Via/Trench 刻蚀 → barrier/liner/seed → 铜填充 → CMP
完成之后，再继续制造下一层。
这再次说明：前面讲的那套“工具箱”并没有消失，只是现在制造目标从晶体管变成了互连。
图07：Semi-damascene 模块示意及 SEM 图（来源：imec）
值得注意的是，Cu dual-damascene 并不是未来所有 BEOL 的唯一答案。
随着金属线进一步缩小，Cu 互连的电阻、Via 电阻以及 RC delay 都越来越难控制。imec 等机构正在研究 Ru、Mo、hybrid metallization、semi-damascene 等新方案。
图08：先进互连中的 hybrid metallization 结构示意（来源：imec）
所以，芯片性能并不只取决于“晶体管有多先进”。
晶体管之间能否用足够低的电阻和电容快速传输信号，同样决定最终性能和功耗。
六、为什么芯片每做几步，就要测一次？
如果只关注工艺设备，很容易形成另一个误解：
芯片是不是全部制造完成以后，再统一做检测？
实际前道制造恰恰相反。
检测与计量会不断插入制造过程。
因为某一层如果出现尺寸、位置或者缺陷偏差，后面几十道工序继续做下去，并不会自动把它修回来。
典型的过程控制至少包括：
Overlay：这一层和上一层有没有对准？
现代芯片由大量图形层叠加而成。
当前层自身做得再漂亮，如果相对上一层偏了，器件仍然可能失效。
因此 overlay 是光刻过程控制的重要指标。
CD：实际尺寸做对了吗？
线宽、间距、孔径和复杂三维结构的尺寸都会影响器件性能。
CD-SEM、光学散射计量等技术会在不同环节发挥作用。
Film Metrology：薄膜到底多厚？
氧化层、高 k 材料、低 k 介质以及其他功能薄膜，都需要控制厚度和均匀性。
椭偏、反射测量等光学方法在这里大量使用。
Defect Inspection：有没有不该出现的东西？
颗粒、残留、桥连、断线、划伤和图形缺陷，都可能影响最终良率。
图形晶圆光学检测、无图形晶圆检测以及 e-beam review 分别承担不同任务。
KLA 的设备体系非常直观地体现了这种分工：光学 patterned-wafer inspection 用于高吞吐量缺陷发现和在线监控，e-beam review 则进一步对缺陷做高分辨率复判和溯源。
图09：KLA 图形晶圆光学检测与 e-beam review 设备组合（来源：KLA）
另一方面，overlay、CD 和 shape metrology 等系统则不断测量那些“应该存在的结构”，判断它们有没有超出工艺窗口。
图10：KLA Archer overlay 与 SpectraShape CD/shape metrology 系统（来源：KLA）
所以真正的前道制造，更像这样一个持续闭环：
Process → Measure / Inspect → 判断偏差 → 调整工艺 → 下一步 Process
检测计量不是制造结束后的“终检”，而是制造本身的一部分。
七、回到最开始：一片裸硅片，到这里究竟发生了什么？
现在再看“半导体前道包括什么”，就不应该只剩下一串设备名称。
前道真正完成的是三个层次的结构：
FEOL：把晶体管做出来。
MOL：把晶体管的电气接口接出来。
BEOL：用多层金属互连把海量晶体管连接成完整电路。
而沉积、光刻、刻蚀、离子注入、退火、CMP、清洗，更像一套会被不断重复调用的加工工具。
检测与计量则穿插在整个过程中，确认每一次加工有没有偏离工艺窗口。
从一片裸硅片开始，到前道制造结束，我们最终得到的是一整片已经完成器件和互连结构的晶圆。
但它仍然不是可以直接焊到电路板上的独立芯片。
接下来还要经历测试、减薄、切割、互连、封装以及最终测试。
这些，就是下一篇要讲的半导体后道。
